DQZHAN訊：智能微網(wǎng)保護裝置新平臺系統(tǒng)設計

國電南瑞科技股份有限公司深圳分公司的研究人員劉靖，在2015年第8期《電氣技術》雜志上撰文，提出了一種基于集中式保護方式的智能微網(wǎng)保護裝置新平臺系統(tǒng)設計。該平臺的硬件裝置以FREESCALE POWERPC高性能雙核處理器P2020為核心，通過FPGA加上MLVDS芯片組成的數(shù)據(jù)總線，將采集的數(shù)據(jù)進行分析與處理。

基于此平臺的系統(tǒng)設計具有運行速度快、可靠性高、冗錯能力強等特點，軟件采用面向?qū)ο蟮哪K化設計，基于多任務實時操作系統(tǒng)，可以滿足微網(wǎng)保護裝置的各種功能需求，應用前景良好。

隨著電網(wǎng)規(guī)模的不斷擴大，電力系統(tǒng)也逐步提高了對電能質(zhì)量和可靠性方面的要求。世界范圍內(nèi)發(fā)生了多次影響范圍極大的停電事件，暴露出了超大規(guī)模電力系統(tǒng)內(nèi)分布式電源與大電網(wǎng)之間的矛盾。微網(wǎng)的出現(xiàn)可以解決分布式電源并網(wǎng)給大電網(wǎng)帶來的問題，平時作為分布式電源與大電網(wǎng)并網(wǎng)運行，但是當故障發(fā)生時，微網(wǎng)可以孤島運行，從有問題的主網(wǎng)上脫離，獨立為負荷供電[1]。

智能微網(wǎng)是通過集成的通信體系、**的分析技術、先進的控制技術來實現(xiàn)的。微網(wǎng)保護應采用廣域保護的模式，由中央單元和就地單元兩部分組成。在微網(wǎng)主控制室安裝的中央單元可以提供全站保護，而在每個開關處安裝就地處理單元完成交流量和開關量的采集。

針對智能微網(wǎng)保護方式，大量的數(shù)據(jù)被采集到中央單元，進行匯總計算，同一時刻的數(shù)據(jù)必須保證在相同的采樣周期得到處理，而不被延遲。復雜的控制原理和保護技術，要求快速響應的通訊機制，都需要有強有力的硬件平臺的保障。

針對線路或者變壓器的單一對象的傳統(tǒng)的保護裝置已不能滿足廣域保護的模式，新一代平臺對計算、通訊能力有了更高的要求，同時也提出了對應用不同的小系統(tǒng)方面適用性與易用性的需求。本文提出的系統(tǒng)設計可廣泛應用于智能微網(wǎng)保護裝置，并具有實際操作性。

1 設計原則

智能微網(wǎng)保護裝置的新平臺的設計原則如下：

1.1 廣域保護方案

在廣域保護方案中，主保護為智能微網(wǎng)保護中央單元，完成微網(wǎng)區(qū)域內(nèi)的線路和母線保護。主保護的邏輯計算來源于就地單元上送的數(shù)據(jù)，并根據(jù)計算的結(jié)果對就地單元發(fā)送控制命令。智能終端主要完成就地開關信息、交流量的采集以及中央單元下發(fā)的控制命令的執(zhí)行。

智能微網(wǎng)的保護模塊眾多，定值數(shù)量大，采集的開關量輸入、模擬量輸入與開關量輸出的數(shù)量都遠大于一套普通的保護裝置，因此對保護中央單元的計算處理能力、通訊傳輸能力和數(shù)據(jù)存儲能力都提出了高規(guī)格的要求[2]。

相對于由多臺裝置共同完成全套保護功能的方案來說，本文提出了單臺8U裝置完成全套保護功能的系統(tǒng)設計方案。這樣做可以使數(shù)據(jù)更為集中，效率更高，成本降低的同時也省去組屏和接線的繁復工作，有利于調(diào)試和維護工作。

1.2 主處理器選型

主處理器采用Freescale公司45納米QorIQ系列的P2020，有優(yōu)異的單線程性能功耗比，適用于網(wǎng)絡、電信、**以及工業(yè)市場中的各種應用。該通信處理器具有兩個高性能Power Architecture® e500內(nèi)核，每個內(nèi)核的運行頻率為1.33 GHz ，自帶32 KB L1緩存、512 KB L2緩存， 支持32/64位DDR2和DDR3，同時支持糾錯碼。

P2020的外設豐富，帶有4個高達3.125 GHz 的SerDes、兩個PCI Express接口、兩個SerialRapidIO 接口、兩個SGMII接口、兩個高速USB控制器。作為主保護*核心的部分，此款處理器提供了一個強大的硬件平臺，特別適用于通信高度集成與大規(guī)模數(shù)據(jù)處理，為智能微網(wǎng)保護提供充足的資源保障，并且為今后的擴展預留有較大的提升空間。

1.3 數(shù)據(jù)總線設計

智能微網(wǎng)保護處理的GOOSE與SV數(shù)據(jù)總量是巨大的，但不同小系統(tǒng)處理的數(shù)據(jù)量是不同的，需要根據(jù)需求來配置不同數(shù)量的插件。各個插件采集的數(shù)據(jù)都通過相同的接口由數(shù)據(jù)總線上送主處理器處，這就要求該數(shù)據(jù)總線具有高速、共享、可配置的特性。無論應用于數(shù)字化變電站或是傳統(tǒng)變電站，數(shù)據(jù)總線上的智能插件都要求配置靈活，并具有可擴展性。

數(shù)據(jù)總線由FPGA加上MLVDS的方式構成：FPGA采用Xilinx公司Spartan-6系列的XC6SLX25T芯片，它集成了24051個邏輯單元， 936Kbits的RAM塊，以及38個 DSP48A1單元，內(nèi)置1路PCI-E硬核;MLVDS芯片采用TI公司的SN65MLVD080芯片，可提供8路半雙工的250Mbit的物理通道[3]。

每個插件都配有FPGA和MLVDS芯片，F(xiàn)PGA進行數(shù)據(jù)編碼與解碼的工作，SN65MLVD080在總線板上組成的總線方式的物理通道，將主處理器與GOOSE、SV插件的數(shù)據(jù)相互傳輸。這樣的硬件平臺設計使得保護的適應性增強，具有很高的冗余度。

1.4 軟硬件可靠性設計

可靠性在軟硬件2個方面都有考慮，確保裝置的正確運行。軟件方面主要是對關鍵電路與核心器件進行監(jiān)測，包括：開入、開出返讀，電源狀態(tài)監(jiān)視，A/D基準判斷，內(nèi)存(RAM)與定制區(qū)(EEPROM)的正反碼CRC校驗等。發(fā)現(xiàn)任何問題，都會立即閉鎖出口繼電器，發(fā)出告警信號，并生成事件記錄上送。

硬件方面從器件的選擇和回路的雙重化配置來保障可靠性：所有設計都采用工業(yè)級器件，并充分考慮降額應用，降低其發(fā)熱和功耗，控制元器件的失效率，延長其有效生命周期。采用雙電源、雙采樣等冗余設計，防止關鍵電路上的失效影響了整體運行，雙CPU互為閉鎖出口回路減少了單一元器件失效而造成的誤動。

2 硬件設計

2.1 總體架構

所有插件均為標準4U高度規(guī)格，采用背插式結(jié)構通過總線板安裝在機箱中。根據(jù)數(shù)字化站或者常規(guī)站的不同配置可以選擇不同的機箱高度來配置更多的插件，如標準19英寸4U機箱或者8U機箱。無論是4U機箱還是8U機箱，電源插件、主CPU插件、顯示通訊插件都是標準配置，智能ADC插件、智能I/O插件、交流插件、SV/GOOSE插件都是根據(jù)功能需求選配。

裝置正面配置一塊5.7寸320×240點陣TFT液晶，輔以按鍵和點燈信號用來完成良好的人機交換界面。裝置的整體硬件結(jié)構如圖1所示。

圖1 整體硬件結(jié)構圖

2.2 主CPU插件設計

主CPU插件主要需要完成模擬量的采樣、計算，保護邏輯的判斷，開入的讀取、出口控制，各種記錄保存等功能。在滿足這些功能的前提條件是穩(wěn)定可靠的系統(tǒng)設計，為了應對難以預測的各種突發(fā)狀況，系統(tǒng)要具有冗余性。

主處理器P2020的雙核并行處理可以滿足這些需求，CPU的兩個內(nèi)核獨立運行，又相互監(jiān)視，起到雙重閉鎖的功能，保證系統(tǒng)的可靠性。

在功能劃分上，core0負責邏輯運算與記錄保存，core1負責與外部通訊、傳輸數(shù)據(jù)與開關量接口工作，包括FPGA、千兆以太網(wǎng)、串行接口等。

P2020是一款高性能帶有雙精度浮點計算能力的處理器，特別適合保護邏輯計算;豐富的外設接口可以與多種設備高速連接，可以滿足大容量數(shù)據(jù)吞吐。

除了處理器自帶的cache和sram，板上還為CPU外擴了1GB DDR2和128MB NORFLASH，這些大容量內(nèi)存保證了有足夠的數(shù)據(jù)空間和代碼空間提供給智能微網(wǎng)保護;另外還預留有NAND FLASH與SPI FLASH的擴展位置，便于保存錄波數(shù)據(jù)與整定定值。

在本系統(tǒng)中P2020用到的高速接口有3路千兆以太網(wǎng)口和1路PCI-E接口，其中PCI-E接口用于與FPGA自帶的PCI-E接口相連，*高速度2.5Gb/s，可以滿足數(shù)字化站下的數(shù)據(jù)流量需求。

為了提高板間數(shù)據(jù)交換速率，同時兼顧適應性和兼容性，使用到了MLVDS通訊技術。MLVDS總線是專門應用于背板或多點電纜的LVDS技術的一個新系列，繼承了LVDS低壓差分的信號特性，通過更改輸出幅度和輸出數(shù)據(jù)的壓擺率，減小了電磁干擾帶來的問題。

2片MLVDS芯片多達16路通道，其中每一路MLVDS都可以達到125Mb/s，組成的數(shù)據(jù)總線*大支持2Gb/s的數(shù)據(jù)流量。每路通道都可以獨立控制收發(fā)方向，根據(jù)邏輯劃分可定義為控制總線、數(shù)據(jù)總線、校時總線等不同功能。

FPGA使用自身的時鐘驅(qū)動并提供給MLVDS芯片，在內(nèi)部將數(shù)據(jù)總線與異步FIFO相連接，數(shù)據(jù)寬度與傳輸速度都可以根據(jù)需求更改定義。

Xilinx® Spartan-6LXT FPGA中內(nèi)置PCI Express端點模塊，兼容PCIExpress® 1.1標準，是針對低功耗、低成本高速互連實現(xiàn)PCI Express 的兼容系統(tǒng)設計。所有收發(fā)數(shù)據(jù)在FPGA內(nèi)部整合后打包，經(jīng)PCI-E通道由DMA直接傳輸給主處理器P2020，無需應用程序的控制與干涉，極大提升了運行效率與速度。

2.3 顯示通訊插件設計

顯示通訊插件主要完**機界面、打印以及與站控層通訊等功能。內(nèi)部的處理器MPC8321是一顆經(jīng)濟高效的網(wǎng)絡通信處理器，包含一個e300c2內(nèi)核，它包括一個16KB的L1指令、數(shù)據(jù)緩存和片上內(nèi)存管理單元 (MMU)。增強的特性允許并行執(zhí)行更有效的操作，從而顯著提高了性能。

顯示通訊插件提供了按鍵與液晶的接口，同樣也有MLVDS總線接口從主CPU插件獲得數(shù)據(jù);對外提供了3路百兆以太網(wǎng)口用于和監(jiān)控后臺、保護工程師站通訊，一路RS484的校時口，一路RS232的打印口和一路RS232調(diào)試口。

2.4 智能插件設計

智能插件包括數(shù)字化的SV/GOOSE插件與傳統(tǒng)I/O、ADC插件，各種插件的軟硬件接口都保持統(tǒng)一，有極強的擴展性與適應性，而且支持帶電拔插，方便檢修工作的進行。數(shù)字化的SV/GOOSE插件使用FPGA作為主控芯片，對上與MLVDS總線連接，對下生成多個百兆以太網(wǎng)來驅(qū)動光口或者網(wǎng)口與外部通信。FPGA的同步處理能力可以保證所有報文都能立即被響應，配合IEEE1588打下時標完成**記錄報文收發(fā)時刻，百兆以太網(wǎng)的數(shù)量也可以靈活配置，緩存根據(jù)需求變更大小。

智能ADC插件采用在電力行業(yè)成熟應用的16位采集芯片AD7606，所有通道都做到同步采樣，片內(nèi)集成二階濾波器、采樣保持放大電路、輸入鉗位保護等功能。在FPGA的控制下，采樣速率可被設置為一個可變值，*高達到200Kbps的采樣率。

智能I/O插件可以采集DC220/DC110的開入量，完成信號出口和跳閘出口的功能。開入開出量保存在FPGA固定的數(shù)據(jù)區(qū)域內(nèi)，其中開入量的每個變位都有**到微妙的記錄，隨時可以上送到主控制器;開出量的數(shù)據(jù)報文需要經(jīng)過奇偶校驗，在硬件上受到單獨的出口電源控制，雙重閉鎖保證了**性。

3 軟件邏輯

3.1 面向?qū)ο筌浖脚_

為保證程序系統(tǒng)化以及可延續(xù)性，且為應用開發(fā)提供**、靈活、一致的編程接口，建立了基于多任務實時操作系統(tǒng)Vxworks，采用面向?qū)ο笤O計方式的適用各種開發(fā)環(huán)境、具有長生命周期的軟件平臺。該平臺可以大大縮短應用開發(fā)周期，支持電力行業(yè)各種標準通信規(guī)約，如IEC103、IEC104、IEC61850等等。

軟件平臺的基本元素稱為元件，在面向?qū)ο笏枷胫?，是將?shù)據(jù)以及定義在數(shù)據(jù)上的操作封裝在一起的過程，同樣也可以擴展為一個個智能化插件，將同類的應用程序以元件的形式進行封裝，可以提高代碼的可維護性和可重用性。

軟件平臺的組成有：各個插件上的系統(tǒng)程序、底層的驅(qū)動程序、智能插件上的功能程序和后臺配置工具軟件等。系統(tǒng)程序包括定值調(diào)用與存儲功能模塊、事件記錄與錄波功能模塊、系統(tǒng)監(jiān)測與自檢功能模塊、定時器控制功能模塊等;驅(qū)動程序包括操作系統(tǒng)接口功能模塊、插件識別與注冊功能模塊、各種硬件控制功能模塊等;智能插件功能程序包括開入開出邏輯控制、參數(shù)管理功能模塊、報文收發(fā)與拼接功能模塊等;后臺配置工具包括文件、程序的上傳下載功能模塊、定值參數(shù)的調(diào)取與修改功能模塊、記錄和波形的查看和分析功能模塊等。

3.2 MLVDS總線邏輯設計

裝置上電時主處理器讀取配置文件，得到智能插件數(shù)量與類型，其中插件數(shù)量根據(jù)工程不同可靈活增減，用配置工具進行注冊。受到總線板插槽數(shù)量限制，插件數(shù)量*大為16塊，一致的軟硬件接口可根據(jù)工程需求配置不同的插件。MLVDS總線結(jié)構如圖2所示。

圖2 MLVDS總線結(jié)構圖

MLVDS總線分為控制總線與數(shù)據(jù)總線?？刂瓶偩€用于調(diào)配輪詢插件，由主處理器插件上的FPGA產(chǎn)生定時中斷，根據(jù)不同插件的數(shù)據(jù)量分配不同的時間，再召喚該插件數(shù)據(jù)。插件在輪到自己發(fā)送時才可以發(fā)送，如果有內(nèi)容則發(fā)送信息，如果無內(nèi)容則發(fā)送空幀;在其它插件發(fā)送時處于監(jiān)聽狀態(tài)，如果發(fā)現(xiàn)是發(fā)給自己的開啟接收邏輯，否則不予理會?？偩€控制邏輯可以保證所有插件受到主機調(diào)配，相互間不會產(chǎn)生競爭或沖突的情況。

4 結(jié)論

基于集中式保護方式研發(fā)的智能微網(wǎng)保護裝置目前已通過了型式試驗和動模試驗的檢測，檢測結(jié)構表明了該裝置的保護功能以及各項軟硬件指標均滿足或高于電力行業(yè)標準，具有抗干擾能力強、測量精度高、反應速度快速、應用場合廣泛等特點。

本文提出的智能微網(wǎng)保護裝置的新平臺技術方案，可廣泛應用于不同的小系統(tǒng)，具有實際操作性。該平臺軟硬件資源豐富，保護功能強大，配置可隨需求裁剪，可靠性極高，可以滿足微網(wǎng)保護裝置的各種功能需求，具有良好的應用前景。